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ENCICLOPÉDIA DE RÁDIO ELETRÔNICA E ENGENHARIA ELÉTRICA Comutação automática de fase. Enciclopédia de rádio eletrônica e engenharia elétrica
Enciclopédia de eletrônica de rádio e engenharia elétrica / Relógios, temporizadores, relés, interruptores de carga Na economia nacional são amplamente utilizados equipamentos alimentados por rede trifásica, exigindo o cumprimento da ordem de sequência de fases. Normalmente, isso é conseguido por meio da comutação adequada dos fios, mas durante vários reparos, quando são usados cabos de alimentação adicionais ou quadros de distribuição temporários, durante a comutação, ocorrem frequentemente distúrbios na sequência de fases, que podem causar falha do equipamento. O dispositivo proposto (Fig. 1) fornece a sequência correta de fases na carga com uma ordem arbitrária de sua conexão a uma rede trifásica.
A troca automática de fase funciona assim. A meia onda negativa da tensão senoidal da fase A passa pelo diodo VD1 e cria nele uma queda de tensão de cerca de 0,7 V. O LED do optoacoplador VU1.1 não acende, pois uma tensão reversa é aplicada a ele, o o fototransistor do optoacoplador está fechado. A meia onda positiva da tensão senoidal da fase A passa pelo LED do optoacoplador VU1.1 e o faz brilhar. O fototransistor do optoacoplador VU1.1 abre e um nível de alta tensão aparece em seu emissor (pino 8). A largura dos pulsos no emissor corresponde praticamente à duração do meio ciclo do sinal de entrada. A meia onda negativa da fase B (C) passa pelo diodo VD2. o LED do optoacoplador VU1.2 não está aceso e, portanto, o pino 5 está baixo. Com meia onda positiva, a corrente flui pelo LED VU1.2, o transistor deste optoacoplador está aberto e no pino 5 VU1.2 há um nível alto que vai para as entradas de clock do gatilho DD2. Os diodos VD1, VD2 são necessários para eliminar a alta tensão reversa nos LEDs dos optoacopladores VU1.1 e VU1.2. O sinal de saída do optoacoplador VU1.1 é alimentado na entrada de informações do gatilho superior DD2 e no circuito integrador R7-C1. Os pulsos de clock definem ambos os flip-flops para estados correspondentes aos níveis em suas entradas de informações nesses momentos. Mudanças no estado dos gatilhos ocorrem nas frentes dos pulsos do clock (transições 0 - 1). Assim, na saída direta (pino 1) do circuito de disparo DD2 superior, o estado é "1" (nível alto) se o resistor R3 estiver conectado à fase B, e "0" (nível baixo) se estiver conectado a fase C. A fase , à qual o resistor R1 está conectado, é sempre considerada como fase A. Essa informação é suficiente para conectar corretamente a carga à rede. O circuito de controle de partida é mostrado na Fig.2.
Os sinais das saídas direta e inversa do gatilho superior são alimentados nas entradas dos elementos lógicos DD1.3 e DD1.4 (Fig. 1). As segundas entradas destes elementos são conectadas à saída direta do gatilho inferior DD2. O elemento lógico DD1.1 junto com o circuito integrador R7-C1 atrasa o sinal durante o tempo em que o dispositivo está ligado. Os elementos DD1.1, DD1.2 juntamente com o capacitor C2 formam um gatilho Schmitt, que gera sinais com frentes íngremes. Um nível baixo na saída de DD1.1 aparece quando suas entradas são “1”. Isso acontece quando a tensão no capacitor C1 excede metade da tensão de alimentação. Com as classificações R7 e C1 indicadas no diagrama, “1” aparece na entrada de informação D do gatilho inferior DD2 aproximadamente 1 s após a tensão ser aplicada à chave. A exposição é necessária para evitar religações repetidas de curto prazo da carga, por exemplo, com contatos não confiáveis ou suas faíscas, o que geralmente acontece com conexões temporárias à rede. Quando a rede é desligada por um curto período, o optoacoplador VU1.1 não funciona, os resistores R5 ... R7 são "0" e o capacitor C1 é descarregado rapidamente através dos resistores R6, R7. Isso leva ao aparecimento de “0” na entrada de informação (pino 9) do gatilho inferior DD2, que é transmitido para a saída do gatilho (pino 13). Como resultado, as saídas dos elementos DD1.3 e DD1.4 são definidas como “1”. transistores VT1. VT2 são fechados e ambos os nabos - K1 e K2 - são liberados. Portanto, a carga está desenergizada. Com a retomada da alimentação, o atraso se repete. A cadeia R8-C3 coloca ambos os flip-flops em seu estado inicial quando a energia é ligada. Durante a operação normal da chave, um nível baixo aparece apenas em uma saída dos elementos DD1.3 ou DD1.4. Exclui-se o aparecimento simultâneo de nível baixo em suas saídas, pois eles são controlados por sinais anti-fase do gatilho superior DD2. O dispositivo é montado sobre uma placa de circuito impresso frente e verso, cujo desenho e localização dos elementos são mostrados na Fig.
Literatura
Autores: V.Kalashnik, N.Cheremisinova, Voronezh
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