|
Arabic
Bengali
Chinese
English
French
German
Hebrew
Hindi
Italian
Japanese
Korean
Malay
Polish
Portuguese
Spanish
Turkish
Ukrainian
Vietnamese|
ENCICLOPÉDIA DE RÁDIO ELETRÔNICA E ENGENHARIA ELÉTRICA Seletores de canal de TV modernos com síntese de frequência. Enciclopédia de rádio eletrônica e engenharia elétrica
Enciclopédia de eletrônica de rádio e engenharia elétrica / TV Os seletores cujo princípio de funcionamento é baseado na síntese de frequência são chamados de seletores PLL (“Phase Locked Loop”). Esses seletores também são chamados de digitais, pois são controlados pelo processador da TV por meio de um barramento digital I2C bidirecional de dois fios. A síntese de frequência aumenta significativamente a precisão da sintonia de uma estação de TV, simplifica o uso da TV, ao mesmo tempo que mantém a capacidade de ajuste manual para obter a qualidade de imagem ideal [1 - 4]. Antes de passarmos à descrição dos seletores, vamos esclarecer alguns termos e convenções adotados para os seletores PLL. O fluxo de informações no barramento digital I2C pode ser transmitido em duas direções: do processador e para o processador. Quando é direcionado do processador para um seletor (por exemplo, um comando set), este modo é denominado WRITE. A transmissão reversa do fluxo de informações (do seletor) corresponde ao modo READ, que é instalado quando o seletor em algum momento informa ao processador sobre seu estado ou confirma um previamente estabelecido (a pedido do processador). Nem todos os seletores PLL possuem este modo. São utilizadas as seguintes designações: AS (Adress Select) - barramento de endereços: SDA - barramento de dados serial; SCL (Select Clock) - barramento de sincronização, pulsos de clock; LW - tensão de alimentação do sintetizador (+5 V); ADC é um ADC de cinco níveis embutido no sintetizador e permite controlar algum dispositivo adicional através de um seletor. Na tabela 1 - 3 indicam as informações mais importantes sobre os seletores PLL produzidos pela SELTEKA JSC (Kaunas, Lituânia) [5] e seus análogos - seletores modernos disponíveis em empresas estrangeiras (os modelos nacionais, infelizmente, ainda não foram introduzidos na produção em massa) . Outras informações gerais sobre eles e parâmetros foram publicadas em [1]. Recordemos que todos eles são modelos de unificação europeia em todas as ondas. A entrada da antena é do tipo IEC (SNIR), a saída IF é simétrica. Na tabela 2 e 3 Un - ajuste de tensão; O pino 1 está mais próximo da entrada da antena. Os seletores possuem KS-H-132. KS-H-134 possui apenas 11 pinos. Nestes seletores, a tensão de alimentação é +5 V e não existe um pino especial para a tensão UPLL, mas existe um pino para a tensão de ajuste (0,5...28 V) - uma saída UH que facilita o controle do operação dos seletores e possibilita o ajuste manual.
O modelo mais simples é o KS-N-62. A velocidade de sintonia, partindo de uma frequência de 132 MHz na subbanda A, 356 MHz na subbanda B e 678 MHz na subbanda C, muda (software) da seguinte forma. para compensar a não linearidade da dependência da capacitância dos varicaps na tensão de ajuste. No seletor KS-H-64, a velocidade de sintonia também é alterada por software. O próprio programa está “conectado” ao processador. KS-H-92 é um seletor mais avançado e complexo. A velocidade de sintonia diminui (ligeiramente) perto da estação de TV para reduzir a dessintonização residual. As tabelas mostram os parâmetros da versão modernizada (no final de 1998) do seletor KS-H-92, no qual está instalado o chip TSA5522M da PHILIPS em vez de um sintetizador da MOTOROLA. Esta opção tornou-se análoga ao seletor 3402RNS da TEMIC. O seletor KS-H-92L é uma variante do KS-H-92 com entrada de antena estendida (32.2 mm). O seletor KS-H-132 possui funcionalidade semelhante, mas com baixa tensão de alimentação. O mais novo seletor hoje pode ser chamado de KS-H-134 (desenvolvido em 1998). Altera os limites das subbandas de frequências recebidas: A - do canal de transmissão 1 para o canal a cabo SK6 (47...158 MHz). B - de SK7 a SK37 (158...438 MHz); C - do SK38 ao canal 69 (438...862 MHz). Um modo de teste foi introduzido e a velocidade de ajuste muda automaticamente. Quando o loop do sistema PLL é fechado (na banda de captura do canal), a velocidade de sintonia é trocada e, na ausência de fixação, a velocidade é invertida. Ativar/desativar a função de velocidade de ajuste por software permite que você alterne para ajuste manual. Na Fig. A Figura 1 mostra um diagrama de blocos de um seletor PLL (usando o exemplo do KS-H-92). Consiste em três canais idênticos para extração, amplificação e conversão de sinal. Cada canal é projetado para operar em apenas uma sub-banda (A, B ou C). Consideremos a construção de um dos canais, por exemplo, para a subbanda A.
O sinal de rádio da entrada da antena é isolado pelo circuito de entrada, que atua como um filtro passa-faixa (BF). e passa para um amplificador de radiofrequência (RFA). montado em um transistor de efeito de campo. A carga do amplificador de RF é um filtro passa-banda (PF). O circuito de entrada e o filtro passa-banda são sintonizados por varicaps. O sinal amplificado é alimentado ao chip DA1, que contém três misturadores heteródinos balanceados separados (C/G). Os circuitos do oscilador local também são reconstruídos usando varicaps. O sinal IF é isolado por um filtro passa-faixa (BPF) e, após um estágio de casamento, chega aos terminais de saída do seletor (saída IF). O sinal do oscilador local através do switch (Comm) é fornecido ao chip sintetizador de frequência DA2. Na Fig. A Figura 2 mostra um fragmento de um diagrama de blocos de sintetizador, que inclui um oscilador modelo (OG) de frequência Fo, um primeiro divisor programável (PD1) com coeficiente de divisão K e um segundo divisor programável (PD2) com coeficiente de divisão N, um detector frequência-fase (PD) e um filtro ativo de baixas frequências, que é utilizado como integrador (I). Este último não faz parte do microcircuito, mas funciona no loop do sistema PLL e implementa alterações na velocidade de sintonia. A frequência do sinal de referência é estabilizada por um ressonador de quartzo a 4 MHz.
O divisor PD1 é projetado de forma que seu coeficiente de divisão K seja definido pelo processador em estrita conformidade com o passo de sintonia estabelecido conforme tabela. 4.
Como funciona um sintetizador no anel de um sistema PLL pulsado quando a frequência do oscilador local transita de Fg1 para a frequência Fg2, e Fg2>Fg1? Para que as entradas do detector frequência-fase contenham sinais da mesma frequência de comparação (Fcp). A frequência de saída do oscilador local deve satisfazer a relação Fо/K=Fг/N. Uma mudança no coeficiente de divisão N por um leva a uma mudança correspondente na frequência F, pelo passo mínimo da grade de frequência do oscilador local. No primeiro momento após aumentar N, a frequência do sinal na saída do divisor programável PD2 se tornará menor que Fcp e o detector frequência-fase começará a gerar pulsos de correção, que são convertidos pelo integrador em uma tensão de controle aumentada (Uyрp ). Esta tensão é fornecida aos varicaps do oscilador local (bem como ao circuito de entrada e ao filtro passa-banda em cada canal seletor). A frequência do oscilador local aumentará até que os valores de frequência em ambas as entradas do detector de frequência-fase sejam iguais. Como resultado, a diferença de fase alcançada (incompatibilidade residual) será mantida constante. Conseqüentemente, a alteração do coeficiente de divisão N garante que o seletor seja ajustado em frequência. Além disso, cada valor do passo de sintonia corresponde a um determinado valor da frequência de comparação (Tabela 4). É fácil perceber que a velocidade de ajuste depende dos parâmetros do integrador. Assim, um aumento de cinco vezes na corrente de entrada do integrador provoca um aumento significativo na velocidade de sintonia. Este método de controle é denominado Bomba de Carga. Porém, deve-se ter em mente que a velocidade de ajuste é limitada pela condição de estabilidade, como em qualquer sistema de controle automático. Na tabela 4 também fornece os valores do coeficiente D necessários para determinar o coeficiente de divisão N. Para calcular seus valores, use a relação N=D(Fgn + Fpch, onde Fgn é a frequência do oscilador local para o sinal de imagem, Fpch é o conversor de frequência de imagem. No cálculo binário, para definir os coeficientes de programação, o número N tem a forma: N=16384 N14+8192 N13+4096 N12+ 2048 N11+1024 N10+512 N9+256 N8+ 128 N7+64 N6+32 N5-4 6 N4+8 N3+ 4 N2+2.N 1+N0, onde N14 - N0 são bits de informação que assumem o valor 0 ou 1. Por fim, devemos falar sobre o protocolo de troca de sinais entre o seletor PLL e o sistema de controle microprocessado em vários modos. No modo RECORD, o protocolo de troca consiste em cinco bytes de oito bits cada: um byte de endereço, dois bytes do divisor de software PD2 e dois bytes de controle. Ao final de cada byte, o seletor deve enviar um sinal especial ACK (Acknowledge), confirmando a veracidade da informação recebida. Em geral, o protocolo de troca neste modo é apresentado na Tabela. 5. Deve-se ter em mente que o mesmo bit nos bytes de controle possui designações diferentes para diferentes modelos de seletores. Por exemplo, o bit P14 denota 5I para o seletor KS-H-62, T14 para o KS-H-64 e CP para o restante. Portanto, nas tabelas, tais bits são designados pela letra P (PORT) com um número de série digital, e as designações para um seletor específico podem ser indicadas entre colchetes. Valores de bits. aqueles marcados com um X nas tabelas não são usados para controle.
O bit de endereço R/W (leitura/gravação) muda o seletor para o modo READ ou WRITE. Quando R/W=0 o modo RECORD é definido. Para seletores sem modo READ, este é o único estado. MA1 e MA0 são bits para selecionar o endereço necessário se a TV contiver vários seletores (por exemplo, um segundo seletor para um dispositivo “Frame in Frame”). A alteração do endereço é obtida alterando a tensão no pino AS de acordo com a tabela. 6. Ao usar um seletor MA1=0 e MA0=1 em uma TV, ou o pino AS fica livre.
Os bits N14-N0 (ver Tabela 5) definem o coeficiente de divisão do divisor programável PD2, conforme mencionado acima. O bit P14, que já foi mencionado, é o bit da bomba. Para o seletor KS-H-62, com P14(51) igual a 1, a velocidade de sintonia aumenta a partir de determinadas frequências em cada subbanda. Para os demais seletores, com mesmo valor do bit P14 (T14, CP), é fornecida sintonia acelerada. No seletor KS-H-134, os bits P13 - P11 (T2 - T0) controlam a ativação e desativação dos modos de teste interno e bombeamento automático conforme Tabela. 7.
No seletor KS-H-64 os bits P11(T11) e P10(T10) controlam o divisor programável PD1 conforme indicado na tabela. 8.
Nos demais seletores, os bits P10 (RSA) e P9 (RSB) são utilizados para controlar este divisor conforme tabela. 9, e os bits P13 e P12 devem ter o valor 0, e o bit P11 deve ter o valor 1. Como o seletor KS-H-62 é executado com um único passo de sintonia (62,5 kHz), então para ele os bits P11, P10 e P9 são iguais a 1. O bit P8 é 0 para todos os seletores sem exceção.
A comutação de subbanda está concentrada no último byte de controle. Além disso, o número de bits utilizados pode ser de três a cinco (os bits restantes não são utilizados). Para o seletor KS-H-62 é P7 - RZ na tabela. 10, para KS-H-64 - РЗ (ВЗ) - Р0 (В0) na tabela. onze.
Para KS-H-134 (Tabela 12), KS-H-92 e KS-H-132 (Tabela 13) use três dígitos menos significativos P2 (BS2) - P0 (BS0).
No modo READ, o protocolo de troca consiste em um byte de endereço e um byte de status. O bit R/w no byte de endereço deve ser igual a 1. Não há outras alterações neste byte (ver Tabela 5, 14).
Byte de status para seletores KS-H-92. KS-H-132. KS-H-134 é apresentado na tabela. 14. O bit POR (Power On Reset) sinaliza que o seletor está ligado. O bit POR é 1 quando a alimentação é aplicada. O bit FL (In lock Flag) é um sinal sobre a operação do sistema PLL. Quando o bit FL é 1, o loop PLL é fechado. O bit ACPS (Automatic Charge Pump Switch flag) informa sobre o funcionamento do dispositivo de comutação automática PUMP no seletor KS-H-134. O bit ACPS está ativo no estado 0. Os bits A0-A2 são os sinais de saída de um ADC de cinco etapas. Para seletores com modo LEITURA (ver Tabela 14), os parâmetros ADC e combinações de níveis A0-A2 são os mesmos e estão listados na Tabela. 15. O ADC permite, por exemplo, controlar um seletor através de um barramento de três fios (padrão americano).
Mais algumas palavras sobre processadores de controle. Existem muitos deles. Eles diferem entre si pelo preenchimento da ROM interna (“firmware”). Para seletores KS-H-92. KS-H-132 é mais adequado para o processador PHIUPS PCA84C640-30. Literatura
Autor: A.Burkovsky, São Petersburgo
Máquina para desbastar flores em jardins
02.05.2024 Microscópio infravermelho avançado
02.05.2024 Armadilha de ar para insetos
01.05.2024
▪ Bebidas adoçadas causam obesidade e desgaste dos dentes ▪ Bolsas Louis Vuitton com telas AMOLED ▪ Transceptores RS485 não requerem resistores de terminação ▪ SpaceX lançará satélite militar ASFPC-52
▪ seção do site Ilusões visuais. Seleção de artigos ▪ artigo Não consigo ver a floresta por causa das árvores. expressão popular ▪ artigo O que é a coroa solar? Resposta detalhada ▪ artigo Rastejando wheatgrass. Lendas, cultivo, métodos de aplicação ▪ Artigo Delta-Loop para a banda de 10,1 MHz. Enciclopédia de rádio eletrônica e engenharia elétrica ▪ artigo transmissor de vídeo. Enciclopédia de rádio eletrônica e engenharia elétrica
Página principal | Biblioteca | Artigos | Mapa do Site | Revisões do site
www.diagrama.com.ua |
Veja outros artigos seção 
Últimas notícias de ciência e tecnologia, nova eletrônica:
Todos os idiomas desta página