Sintetizador de frequência TSA6060. Data de referência

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A Philips Semiconductors é líder entre os fabricantes de sintetizadores de frequência, chips transmissores de rádio, receptores e outros elementos que são usados ​​direta ou indiretamente em sistemas de comunicação de rádio. Com base nos sintetizadores de frequência da Philips Semiconductors, são construídos módulos de canais de rádio para alarmes de automóveis, sistemas de coleta e processamento de informações de objetos remotos, sistemas de segurança e controle de acesso, bem como sistemas de radiotelefonia.

O chip TSA6060 [1] produzido pela Philips Semiconductors é projetado para construir sintetizadores digitais com um circuito fechado de fase (PLL) operando nas bandas AM e FM. Inclui todos os elementos necessários para construir um sintetizador de frequência com um PLL, com exceção de um oscilador controlado por tensão (VCO) e um filtro passa-baixa (LPF). O microcircuito inclui: um gerador e um divisor de frequência de referência, um divisor de frequência de entrada com fator de divisão programável (17 bits), um detector de fase digital, um amplificador de corrente de dois níveis e um controlador para comunicação com o microcontrolador usando o protocolo I²C. O diagrama de blocos do dispositivo é mostrado na fig. 1. A Tabela 1 fornece os números, designações e atribuições dos pinos do microcircuito, na tabela 2 - suas principais características técnicas. O microcircuito está disponível nos pacotes DIP16 e SO16, sua pinagem é mostrada na fig. 2.

As informações são gravadas no microcircuito (sua programação) é realizada em duas linhas - SDA e SCL - barramento I²C [2]. Um endereço e quatro bytes de configuração são usados ​​para programação. O byte de endereço (byte AB) contém o endereço do dispositivo e o bit AS (Tabela 3). Se este bit coincidir com o nível lógico na saída correspondente do microcircuito, as informações de configuração serão gravadas nele. Para um eu²O C-bus pode ser conectado a dois sintetizadores independentes um do outro, e o bit AS permite selecionar o sintetizador que se deseja programar. O byte de endereço não é programado, as informações são inseridas nele durante a produção pelo fabricante, o conteúdo do bit AS é determinado pelo potencial no pino 12 do microcircuito.

Se apenas parte da informação precisar ser atualizada (por exemplo, DBO+DB1), o TSA6060 pode ser programado parcialmente. Em ambos os casos, a transferência deve ser encerrada por uma "condição de parada". Na fig. 3 mostra a sequência de transferência de informação do microcontrolador para o sintetizador de frequência. A atribuição dos bits dos bytes de configuração é a seguinte (Tabela 4):

• R1, R2 definem o degrau da grade de frequência (Tabela 5);
• X determina o modo de operação do circuito ("0" - banda AM, "1" - banda FM);
• Y controla as chaves de saída ("0" - a chave FM/AM está aberta, a chave AM/FM está fechada, "1" - vice-versa);
• Z define a frequência do ressonador de quartzo usado;
• BS controla o modo da saída do microcircuito de mesmo nome (esta saída é com coletor aberto), quando BS="0" a saída é comutada para um estado de alta impedância, quando BS="1" - para a absorção de corrente modo;
• Т1, Т2, ТЗ determinam os modos de teste do circuito (Tabela 6).

Em Z="0" o microcircuito deve operar com ressonador de quartzo a 4 MHz, em Z="1" - a 8 MHz. O coeficiente de divisão da frequência de entrada para a faixa AM (X="0") é igual a S2-2⁰ +S3-2¹ +S4-2² + ... + + S15-2¹³ +S16-2¹⁴, e para a faixa FM (X="1") SO-2⁰ +S1-2¹ +S2-2² + ... + + S15-2¹⁵ +S16-2¹⁶.

Além disso, para AM o fator de divisão mínimo é 2⁶=64, para FM - 2⁸= 256.

Se o bit CP (Bit de Controle do Amplificador de Corrente) estiver definido como "1", o amplificador emitirá uma corrente de cerca de 500 µA, que fornece uma velocidade de sintonia rápida. Caso contrário (quando CP="0"), a corrente é de 25 µA, proporcionando assim uma maior precisão de sintonia.

O diagrama de blocos de um sintetizador com PLL é mostrado na Fig. 4, diagrama de conexão típico - na Fig. 5. No sintetizador, por meio de um detector de fase, as fases da frequência de referência são comparadas com a frequência de saída do divisor programável, obtida pela divisão da frequência do VCO. Quando o loop PLL está no modo “captura”, ou seja, quando a diferença de fase na entrada do detector de fase é menor que o valor máximo permitido, a saída do amplificador de corrente está em um estado de alta impedância, e a saída do detector de captura de loop (INLCK) está em um nível lógico de “1”. Quando o loop está fora do modo “captura”, ou seja, quando o detector de fase detecta uma diferença de fase entre os sinais de entrada, o amplificador de corrente gera pulsos de correção para o filtro de loop (LPF). Para a faixa FM o filtro é feito nos elementos C5-C10-R7, para AM - nos elementos C6-C9-R6. A duração dos pulsos é proporcional à diferença de fase. Dependendo de qual dos sinais que chegam ao detector de fase está à frente do outro, a saída do amplificador de corrente muda para o modo de absorção ou para o modo de fonte de corrente, carregando ou descarregando assim os capacitores no filtro de loop para a tensão necessária para mude o loop PLL para o modo de captura. Fora do modo de bloqueio de fase, a saída INLCK possui um nível lógico “0”.
Arroz. 6 ilustra o fluxo do processo de controle de frequência. No gráfico superior, a frequência do gerador é plotada ao longo do eixo vertical: f1 é a frequência do VCO, f2 é a frequência estável do gerador de referência. Depois de ligar o circuito, ele é primeiro programado. A seguir, a frequência do VCO começa a aumentar. Quando a diferença de fase f2 e fl for menor que o valor máximo permitido (intervalos t1-t2, t3-t4 e t > 15), o flag interno vai para “0”, sinalizando que o circuito está em modo de captura. Se a frequência f1 aumentar ligeiramente, inicia-se o processo de ajuste, o flag interno vai para “1” e f1 retorna à faixa de captura (intervalo t2-t3). Se f1 diminuir, tudo permanece igual (intervalo t4-t5). Um “1” lógico na saída INLCK, indicando que f1 está em modo de captura, aparece com um atraso igual a 8 períodos de oscilação de f2. Isto explica a ausência de um “1” lógico na saída do INLCK durante os curtos períodos de captura t1 -t2 e t3-t4.

Tabela 1

Tabela 2

Arroz. 1. Diagrama de blocos do dispositivo

Arroz. 2. Pinagem do microcircuito

Tabela 3

Arroz. 3. A sequência de transferência de informações do microcontrolador para o sintetizador de frequência

Tabela 4

Tabela 5

Tabela 6

Arroz. 4. Diagrama de blocos de um sintetizador PLL

Arroz. 5. Circuito de comutação típico

Arroz. 6. Sequência do processo de controle de frequência

Publicação: cxem.net

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