Chips de memória SAMSUNG FLASH. Data de referência

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Chips de memória SAMSUNG FLASH. Data de referência

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Enciclopédia de eletrônica de rádio e engenharia elétrica / Aplicação de microcircuitos

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O artigo descreve os chips de memória flash de 4 Gbit K9K4G08Q0M-YCB0/YIB0, K9K4G16Q0M-YCBO/YIBO, K9K4G08U0M-YCBO/YIBO, K9K4G16U0M-YCB0/YIB0. Esses microcircuitos são usados como memória não volátil em dispositivos de consumo, industriais e de computador. Em câmeras digitais de vídeo e foto, gravadores de voz e secretárias eletrônicas, esses chips são usados como memória para imagem e som como parte de unidades flash de estado sólido.

Os chips de memória flash são divididos em grupos de acordo com a tensão de alimentação e arquitetura (Tabela 1). Na tabela. 2 mostra a atribuição de pinos dos chips de memória flash.

Tabela 1

Designação do dispositivo	Tensão de alimentação (valor nominal)	Arquitetura	Tipo de corpo
K9K4G08Q0M-Y	1,70...1,95V (1,8V)	512 Mbps x 8	TS0P1
K9K4G16Q0M-Y	1,70...1,95 V (1,8 V)	256 Mbps x 16	TS0P1
K9K4G08U0M-Y	2,7...3,6 V (3,3 V)	512 Mbps x 8	TS0P1
K9K4G16U0M-Y	2,7...3,6 V (3,3 V)	256 Mbps x 16	TS0P1

Tabela 2

Nº de pinos	Designação do pino (tipo de chip)	Atribuição de alfinetes
29-32; 41-44	I/O(0-7) (K9K4G08X0M-Y)	Entrada/saída de dados. Os pinos são usados para entrada/saída de endereços de células, dados ou comandos durante os ciclos de leitura/gravação. Quando um chip não é selecionado, ou os pinos são desabilitados, eles são colocados em um estado de alta impedância.
26, 28, 30, 32, 40, 42, 44, 46, 27, 29, 31, 33, 41, 43, 45, 47	I/0(0-15) (K9K4G16X0M-Y)
16	CLE	Permissão de confirmação de comando. Um nível de sinal alto neste pino comuta os multiplexadores nas entradas de E/S na direção do registrador de comando. O comando é escrito no registrador na borda do sinal WE
17	DE	Permissão de fixação de endereço. Um nível de sinal alto nesta entrada comuta os multiplexadores nas entradas de E/S na direção do registrador de endereço. Dobre o comando no registrador é feito na borda do sinal WE
9	CE	Seleção de fichas. Um nível baixo na entrada permite a operação de leitura de dados, e um nível alto, na ausência de qualquer operação, coloca o chip em modo de espera. Durante as operações de gravação/exclusão, o nível alto nesta entrada é ignorado.
8	RE	Permissão de leitura. A entrada controla a saída de dados serial quando a transferência de dados está ativa no barramento de E/S. Os dados são válidos após a queda do sinal RE e algum tempo de amostragem normalizado. O sinal RE também incrementa o contador de endereço interno da coluna em um.
18	WE	Permissão de gravação. A entrada controla a gravação na porta de E/S. Comandos, endereços e dados são travados na borda do WE
19	WP	Bloqueio de escrita. A saída fornece proteção contra escrita/apagamento acidental durante a inicialização. O gerador de tensão de programação interna é desabilitado quando o pino WP está ativo baixo.
7	R/B	Livre/ocupado. A saída R/B indica o estado do chip. Um nível baixo indica que uma operação de gravação, apagamento ou leitura de acesso aleatório está em andamento e um nível alto é definido quando essas operações são concluídas. Esta saída de drenagem aberta não faz a transição para um estado de alta impedância quando o chip não está selecionado ou quando as saídas estão desabilitadas.
38	ARTE	Permissão de leitura ao ligar. A saída PRE controla a operação de leitura automática realizada na inicialização. A leitura automática de inicialização é habilitada se o pino PRE estiver conectado ao pino VCC.
12	VCC	fonte de alimentação
13	VSS	Geral

Os chips K9K4GXXX0M têm capacidade de 4 Gbit com reserva de 128 Mbit (a capacidade real é de 4 bits) e uma arquitetura de 429 Mbit x 185 ou 024 Mbit x 512 com confiabilidade de até 8 milhão de ciclos de gravação/apagamento. Os chips de 256 bits são organizados em páginas de 16 x 1, e os chips de 8 bits são organizados em colunas de 2112 x 8. Todos os microcircuitos possuem bits de reserva, localizados em 16 linhas com endereços 1056-16 para microcircuitos de 128 bits, ou em 2048 colunas com endereços 2111-8 para microcircuitos de 64 bits. Para organizar a transferência de dados durante uma operação de leitura/gravação de página entre células de memória e portas de E/S, esses microcircuitos têm registros de dados conectados sequencialmente de 1024 bytes de tamanho para um microcircuito de 1055 bits ou 16 palavras para um microcircuito de 2112 bits e registros cache do tamanho apropriado. O array de memória é construído a partir de 8 células conectadas localizadas em páginas diferentes e unidas por uma estrutura NAND. 1056 células, combinando 16 estruturas 32I-NOT e localizadas em 32 páginas, formam um bloco. Uma coleção de blocos de 135168 ou 2 bits constitui um array de memória.

A operação de leitura é realizada página a página, enquanto a operação de apagamento é apenas bloco a bloco: 2048 blocos ps de 128 KB apagados individualmente (para microcircuitos de 8 bits) ou blocos de 64 Kword (para microcircuitos de 16 bits). Apagar bits individuais não é possível.

Escrever uma página nos chips leva 300 μs, apagando-a em 2 ms por bloco (128 KB para chips de 8 bits ou 64 Kwords para chips de 16 bits). Um byte de dados é lido da página em 50 ns.

Para registrar e controlar os dados em microchips, existe um controlador embutido que fornece todo o processo, incluindo, se necessário, a repetição das operações de verificação interna e rotulagem de dados. Os microcircuitos K9K4GXXX0M possuem um sistema de verificação de informações com correção de erros e seleção de dados errôneos em tempo real.

Os chips têm 8 ou 16 endereços de E/S multiplex. Essa solução reduz drasticamente o número de saídas envolvidas e permite atualizações subsequentes de dispositivos sem aumentar seu tamanho. Comandos, endereços e dados são inseridos em nível baixo no pino CE pela queda do sinal WE através dos mesmos pinos de entrada/saída. As informações de entrada são gravadas nos registradores de buffer na borda ascendente do sinal WE. Os sinais de habilitação de gravação de comando (CLE) e habilitação de gravação de endereço (ALE) são usados para multiplexar o comando e o endereço, respectivamente, através dos mesmos pinos de E/S.

Tabela 3

Operação	Código HEX 1º ciclo	Código HEX 2º ciclo
Leitura	00	30
Ler para substituir	00	35
Lendo uma assinatura	90	-
Redefinir	FF	-
Escreva por página	80	10
Gravar no cache	80	15
Reescrevendo	85	10
Apagamento de bloco	60	DO
Entrada de dados gratuita*	85	-
Saída de dados gratuita*	05	E0
Status de leitura	70	-

* A entrada/saída arbitrária de dados é possível dentro de uma página

Na tabela. 3 mostra os comandos de controle dos microcircuitos. O envio às entradas de outros códigos de comando hexadecimais (HEX) que não estão listados na tabela leva a consequências imprevisíveis e, portanto, é proibido.

Para melhorar a velocidade de gravação ao receber grandes quantidades de dados, o controlador integrado tem a capacidade de gravar dados em registros de cache. Quando a energia é ligada, o controlador integrado automaticamente fornece acesso à matriz de memória, começando na primeira página sem inserir um comando e endereço. Além da arquitetura e interface aprimoradas, o controlador tem a capacidade de copiar (sobrescrever) o conteúdo de uma página de memória para outra sem acessar a memória buffer externa. Neste caso, a velocidade de transferência de dados é mais rápida do que em operação normal, pois não há acessos sequenciais demorados e ciclos de entrada de dados.

Seleção de blocos

Os blocos de memória nos chips K9K4GXXX0M são definidos como inválidos se contiverem um ou mais bits inválidos, cuja leitura inequívoca não é garantida. As informações de blocos inválidos são tratadas como "informações de bloco inválidas". Microcircuitos com blocos inválidos não diferem em características estáticas e dinâmicas e possuem o mesmo nível de qualidade que microcircuitos com todos os blocos corretos. Os blocos ilegais não afetam a operação dos blocos normais porque são isolados do bit e dos trilhos de alimentação comuns por um transistor de seleção. O sistema é projetado de forma que blocos inválidos tenham endereços bloqueados. Conseqüentemente, simplesmente não há acesso aos bits incorretos.

Identificação de bloco inválida

O conteúdo de todas as células do chip (exceto aquelas onde são armazenadas informações sobre blocos inválidos) com endereços FFh para 8 bits e FFFFh para 16 bits pode ser apagado. Os endereços dos blocos inválidos localizados na área de reserva do array de memória são determinados pelo primeiro byte para chips de 8 bits ou pela primeira palavra para chips de 16 bits. O fabricante garante que tanto a 1ª quanto a 2ª página de cada bloco com endereços de células inválidas possuem dados em colunas com endereços 2048 (para 8 bits) ou 1024 (para 16 bits) diferentes, respectivamente, de FFh ou FFFFh. Como as informações sobre blocos inválidos também podem ser apagadas, na maioria dos casos, quando os endereços dos blocos defeituosos são apagados, é impossível restaurá-los. Portanto, o sistema deve possuir um algoritmo capaz de criar uma tabela de blocos inválidos que seja à prova de apagamento e baseada nas informações iniciais sobre blocos defeituosos.

Após limpar o array de memória, os endereços desses blocos são carregados novamente a partir desta tabela. Qualquer apagamento intencional das informações originais sobre blocos inválidos é proibido, pois leva ao funcionamento incorreto do sistema como um todo.

Com o tempo, o número de blocos inválidos pode aumentar, portanto, você deve verificar periodicamente a capacidade real da memória verificando os endereços dos blocos inválidos em relação aos dados na tabela de blocos inválidos de backup. Para sistemas que exigem alta tolerância a falhas, é melhor prever a possibilidade de reescrita bloco a bloco de um array de memória com comparação dos resultados com dados reais, identificando e substituindo rapidamente blocos de informações incorretas. Os dados do bloco inválido detectado são transferidos para outro bloco vazio normal, sem afetar os blocos vizinhos da matriz e usando o buffer interno, cujo tamanho corresponde ao tamanho do bloco. Para isso, são fornecidos comandos para reescrita bloco a bloco.

Publicação: cxem.net

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